研究業績 著者：亀山 修一, 2023年08月現在
＜ 著書 ＞,
1. "バウンダリスキャンハンドブック第3版",ISBN978-4-88359-303-3 C3055，青山社(2012/06)
2. "Three-Dimensional Integration of Semiconductors",ISBN978-3-319-18675-7, pp.243-251, Springer (2015/12)
＜ 学術論文（査読有）＞,
1. "バウンダリスキャンテスト実行時のIC内部の擾乱",電子情報通信学会論文誌D, Volume J96-D No.9, pp.2078-2081,(2014/04/01発行)
2. "アナログバウンダリスキャンによる三次元積層後のTSV抵抗精密計測法",電子情報通信学会論文誌D, Volume J97-D No.4, pp.887-890, (2014/09/01発行)
＜ 国際会議論文 ＞,
1. "Interconnect and Delay Testing with a 4800-pin Board Tester",Proceedings of IEEE International Test Conference 1992, pp.338-344 (1992.09)
2. "Surviving State Disruptions Caused by Test: A Case Study",Proceedings of IEEE International Test Conference 2011, paper 5.2, pp.1-8 (2011.09)
3. "Accurate Resistance Measuring Method for High Density Post-Bond TSVs in 3D-SIC with Electrical Probes",Proceedings of International Conference on Electronics Packaging (ICEP2014), TA4-4, pp.117-121, 2014 (2014.04)
＜ 学会誌掲載論文 ＞,
1. "高密度実装ボードの試験 ―相互接続とディレイテスト―",SHM会誌(後にエレクトロニクス実装学会と改称),1995Vol.11No.2，(1995年3月)
2. "最新スーバーコンピュータのMCMにおける信頼性保証技術",日本信頼性学会誌, Vol.22/No.8/通巻108号, pp.656-663，(2000年11月)
3. "アナログバウンダリスキャンによる三次元積層後のTSV抵抗精密計測法",信学会論文誌D, Vol.J97-D, No.4 pp.887-890 (2014.04)
4. "Measuring Method for TSV-based Interconnect Resistance in 3D-SIC by Embedded Analog Boundary-Scan Circuit",Transactions of The Japan Institute of Electronics Packaging Vol.7, No.1, P.140-146 (2014.12)
5. "部品内蔵基板の品質保証に必須となるバウンダリスキャン技術",エレクトロニクス実装学会誌,Vol.21 No.1, PP.57-61, (2018.01)
6. "バウンダリスキャン技術におけるテスト容易化設計とその最新状況",エレクトロニクス実装学会誌,Vol.21 No.5, PP.504-410, (2018.08)
7. "バウンダリスキャン研究会の発足と活動状況",エレクトロニクス実装学会誌,Vol.22 No.1, PP.89-92, (2019.01)
8. 古くて新しいバウンダリスキャン技術,"エレクトロニクス実装学会誌,Vol.22 No.6, PP.579-582, (2019.09)
9. アナログと高速伝送回路のためのバウンダリスキャン,"エレクトロニクス実装学会誌,Vol.23 No.2, PP.192-196, (2020.03)
10. バウンダリスキャン規格の適用拡大と最新動向,"エレクトロニクス実装学会誌、Vol.24 No.1, pp.154-161, (2021.01)
11. JTAGのセキュリティ脅威 ～攻撃の現状とその対策～,"エレクトロニクス実装学会誌、Vol.24 No.7, pp.668-674, (2021.11)
12. 大学におけるバウンダリスキャン技術教育の取り組み,"エレクトロニクス実装学会誌、Vol.24 No.7, pp.675-679, (2021.11)
13. "バウンダリスキャン研究会の歩みと展望",エレクトロニクス実装学会誌、Vol.25 No.1, pp.96-100, (2022.01)
14. "チップレット実装を支えるバウンダリスキャン",エレクトロニクス実装学会誌、Vol.26 No.1, pp.102-105, (2023.01)
＜ 研究会等発表（最近の主なもの）＞,
1. "三次元実装で必須となるバウンダリスキャンテスト技術",エレクトロニクス実装学会2013春季大会論文集，PP.573-574 (2013.03)
2. "三次元積層ICのTSV相互接続の評価容易化設計DFE －アナログバウンダリスキャンによる接続抵抗評価－",電子情報通信学会ディペンダブルコンピューティング研究会，信学技法DC2016-83(2017-02)，PP.53-58，（2017.02）
3. "部品内蔵基板のための最新バウンダリスキャンテスト技術",エレクトロニクス実装学会2017春季大会論文集，PP.229-231 (2017.03)
4. "IoT時代の電子回路の安心安全をめざして ～バウンダリスキャン技術の最新技術と適用拡大～",IEEE, RSJC セミナー2017 (2017.07)
5. "IoT時代の電子回路の品質保証技術 ～電子デバイスのための最新バウンダリスキャン技術～",NEDIA日本電子デバイス産業協会, 第15回NEDIAアクションセミナー (2017.07)
6. "偽造ICチップの脅威と対策 ～バウンダリスキャンによる真贋判定とトレーサビリティ～",エレクトロニクス実装学会2018春季大会論文集，PP.18-20 (2018.03)
7. "三次元積層LSIの電気的接合評価と故障予知",JIEP第１回バウンダリスキャン公開研究会予稿集 (2018.12)
8. "アナログバウンダリスキャン技術～三次元積層LSIの評価と故障予知～",第389回群馬大学アナログ集積回路研究会講座 (2019.08)
9. "AC結合差動伝送路の相互接続試験技術 ～高速I/Oバウンダリスキャン1149.6とは～",JIEP超高速・高周波エレクトロニクス実装研究会／令和元年度第2回公開研究会論文集Vol. 19.No.2, PP.11-14, (2019.08)
10. "いまさら聞けないバウンダリスキャン",JIEP第３回バウンダリスキャン公開研究会予稿集 (2020.12)
11. "3D・チップレット実装のテストと評価",JIEP第３回 3D・チップレット研究会公開研究会予稿集 (2023.05)